本文始于 2025 年 12 月，主要介绍 DNW（Deep N-Well，深 N 阱）的基本概念及常见的版图设计规则。旨在帮助读者快速了解 DNW 的作用，并能够在实际工作中解决常见问题。
正文开始时的一些说明：
（1）本文涉及的专业术语和设计规则数值均基于 TSMC 40nm工艺 进行介绍。不同厂家工艺名称可能有所不同，使用不同工艺的人员，亦可参考本文。千举万变，其道一也！
（2）本文所述的内容，在厂商提供的规格书中均能找到，并设有专门章节讲解，如您对文中内容有任何疑问，请以规格书为准。
1. 什么是 DNW ？
2. 版图中常见 DNW 相关的绘制规则（ Layout rules ）
3. DNW 中常见的天线规则（Antenna rules）
3.1 检查 DNW.R.7 规则
3.2 检查 DNW.R.7.1 规则
3.3 检查 DNW.R.7.2规则
3.4 检查 DNW.R.23 规则
4. 参考
1. 什么是 DNW ？
1.1 DNW 定义
📝 DNW，即深 N 阱（Deep N-Well），是在 CMOS 工艺中，在 P 型衬底中埋入的一层“更深、更厚”的 N 型阱，用于将其与全局 P 衬底隔离开来。
在常规 CMOS 工艺中，NMOS 的 P-well 通常与整个电路衬底（P-substrate）相连，这会导致噪声和干扰通过衬底横向传播。而在 DNW 中的 P-substrate 则可以与外部衬底隔离开，从而降低干扰。通常，对噪声敏感的模块（如参考电路等）会被放置在 DNW 中，以便获得更好的隔离效果。
💡 DNW（Deep N-Well）并非 CMOS 工艺中的必选结构，而是一种可选的隔离方案。是否在芯片中引入 DNW 取决于具体设计需求；通常也称为 Triple-Well 工艺。
1.2 DNW 结构
下图分别显示了含有 DNW 结构的俯视图和剖面图；
1.3 DNW 的主要作用
- 衬底隔离：将某一电路区域与全局 P-substrate 隔离，减少不同模块之间通过衬底产生的相互影响；
- 提供独立衬底偏置：DNW 内的 P-Well 不再属于全局衬底，NMOS 体端可单独连接不同电位，用于阀值调节等；
- 增强闩锁抑制能力（Latch-up Immunity）：DNW 有助于打断寄生 PNPN 通道，降低寄生双极晶体管增益；延伸阅读1/延伸阅读2.
2. 版图中常见 DNW 相关的绘制规则（ Layout rules ）
📌 参考 TSMC 40nm 工艺，单位：um ；
2.1 检查 DNW width 和 space ，如下图；
2.2 检查 DNW 和 NW 之间的距离，此 NW 与 DNW 中的 NW 有不同的电位，并且这个 NW 不在 DNW 里，如下图；
2.3 检查 DNW 到 { N+ ACTIVE outside DNW } 的距离，如下图；
💡 N+ ACTIVE =（ NP AND OD ) NOT NW
2.4 检查 DNW 中的 RW 与 其他 RW 或 PW 之间的间距，而且这些 p-well 有不同的电位。另外，如果某个 p-well 里涉及到高压（ OD2 ）部分，那么它们之间间距要求更大。如下图；
💡 PW = NOT NW 、 RW = ( PW inside DNW )
2.5 在满足基本的 NW 包围 DNW 的规则下，为了获得更好的噪声隔离，推荐加大检查 NW 包围 DNW 的值。如下图；
2.6 检查 DNW 覆盖 N+ ACTIVE 间距，如下图；
2.7 检查 DNW 与 NW 的重叠大小，如下图；
2.8 DNW 设计中的几个关键注意点（ DRC 不检查）
- 与 DNW 有交互的 NW 和 PW 形成的寄生二极管应处于反偏状态，如下图 D1 和 D2；
- 与 DNW 有交互的 NW ，必须处于相同电位，如下图 NW1 / NW2 / NW3 ；
- N+ ACTIVE 不能 cut DNW ；
- 不推荐使用浮空的 RW （特殊情况除外），以避免造成不稳定的器件性能，如下图 RW1 / RW2 ；
3. DNW 中常见的天线规则（Antenna rules）
3.1 检查 DNW.R.7 规则
DNW.R.7 触发条件：DNW1 外面的 NMOS（core类型）或 P-VAR 的 gate 连到 DNW1 内部的 PMOS 的漏或源级，
{ P+ ACTIVE INSIDE { NW INTERACT DNW1 } }。
💡 P+ ACTIVE = （ PP AND OD ）AND NW
相关结构图如下：
📌 规则检查：AREA(DNW1) / AREA(PATH_GATE) = (a*b) / (c*d) < z
- (a*b) 为 DNW1 面积；
- (c*d) 为 gate 面积；
- z 为 规则指定的值，通常由 fab 给出，这里 z=5E+05 。
🎯 DNW.R.7 如何解决：
- 减小 DNW1 面积；
- 增加gate面积。
🚨 将 gate 对应的 net 连接到 diode 或 连接【N+OD AND PW】区域 或 连接到 strap ，均不能解掉 DNW.R.7 错误。如下图；
3.2 检查 DNW.R.7.1 规则
DNW.R.7.1 触发条件：
- DNW1 面积≥ 1E+6um2；
- DNW1 外面的 NMOS / P-VAR（core类型）的 gate 连到 DNW1 内部的 PMOS 的漏或源级 { P+ ACTIVE INSIDE { NW INTERACT DNW1 } }；
- Gate 相连的 net 不连接到 Strap；
💡 需同时满足上述所有条件，否则将不检查 DNW.R.7.1 规则。
相关结构图，请参考 DNW.R.7。
📌 规则检查：AREA(DNW1) / AREA(PATH_GATE) = (a*b) / (c*d) < z
- (a*b) 为 DNW1 面积，要求面积≥ 1E+6um2 ；
- (c*d) 为 gate 面积；
- z 为 规则指定的值，通常由 fab 给出，这里 z=5E+05。
🎯 DNW.R.7.1 如何解决：
- 减小 DNW1 面积；
- 增加 gate 面积；
- 将与 gate 对应相连的 net 连接到 strap，如下图。
💡 N+ OD = NP AND OD
💡 Tips: 由于 DNW.R.7 与 DNW.R.7.1 的规则值一样，所以当违反 DNW.R.7.1 时，DNW.R.7 也会同时违反。
🚨 将 gate 对应的 net 连接到 diode 或 连接【 N+OD AND PW 】区域 ，均不能解掉 DNW.R.7.1 错误。如下图；
3.3 检查 DNW.R.7.2 规则
DNW.R.7.2 触发条件：
- DNW1 面积≥ 1E+6 um2；
- DNW1 外面的 NMOS / P-VAR（core类型）需要在另一个 DNW2 中，并且其 gate 连到 DNW1 内部的 PMOS 的漏或源级，即： { P+ ACTIVE INSIDE { NW INTERACT DNW } }；
- NMOS / P-VAR（core类型）的 gate 不在 OD2 中；
- Gate相连的 net 不连接到 strap；
- DNW2 的面积≦ 1E+3 um2；
💡 需同时满足上述所有条件，否则将不检查 DNW.R.7.2 规则。
相关结构图如下：
📌 规则检查：AREA(DNW1) / AREA(PATH_GATE) = (a*b) / (c*d) < z
- (a*b) 为 DNW1 面积，要求面积≥ 1E+6um2 ；
- (c*d) 为 gate 面积；
- z 为 规则指定的值，通常由 fab 给出，这里 z=5E+05。
📍 当其他触发条件不变， gate 连接的底层金属（M1 或 M2）路径上存在一个 ≥4um2 ( N+OD AND PW ) 的放电路径时，面积比值（z）可以增加到 4.1E+6。如下图；
🎯 DNW.R.7.2 如何解决：
- 减小 DNW1 面积；
- 增加 gate 面积；
- 将与 gate 对应相连的 net 连接到 strap，如下图。
🚨 将 gate 对应的 net 连接到 diode ，不能解掉 DNW.R.7.2 错误。如下图；
3.4 检查 DNW.R.23 规则
DNW.R.23 触发条件：
- DNW1 面积≥ 5E+4 um2；
- DNW1 外面的 mos gate 通过 metal 和 CO 连接到 DNW1 内的 mos gate ；
- Gate 相连的 net 不连接到（OD NOT PO）；如果连接到（OD NOT PO），那么DRC 将不进行此项检查。
💡 需同时满足上述所有条件，否则将不检查 DNW.R.23 规则。
相关结构图如下：
📌 规则检查：AREA(GATE1) / AREA(GATE2) = (e*f) / (c*d) < y
- (e*f) 为 GATE1 的面积；
- (c*d) 为 GATE2 的面积；
- y 为 规则指定的值，通常由 fab 给出，这里 y=1E+03。
🎯 DNW.R.23 如何解决：
- 减小 GATE1 的面积；
- 增加 GATE2 的面积；
- 将与 gate 对应相连的 net ，连接到 strap 或 mos管的漏极、源级（ OD NOT PO ） 或 diode。
🧠 思考：在 DNW.R.7 、DNW.R.7.1 、DNW.R.7.2 、 DNW.R.23 规则中，如果 gate 连到多个DNW 或 多个 gate 连到多个 DNW ，它们的比值如何计算？
Ans：请参考如下示意图和描述；
🔹“Cumulative DNW area” ：该 gate 所在的同一net上，通过 M1… AP 所有连接到该 gate 的 DNW区域的面积累加；如：AREA(DNW_total) = AREA(DNW1) + AREA(DNW2) + AREA(DNW3) +…
🔹“Cumulative gate area”：在同一 net 上，多个 gate finge r或多个 NMOS / P-VAR core gate，Gate 面积也会被累加；如：AREA(GATE_total) = AREA(GATE1) + AREA(GATE2) +…
✍️ 最终的计算方式为： Ratio = AREA(DNW_total) / AREA(GATE_total) < z ；
4. 参考
【1】tsmc 40nm spec.